首先要檢視cdl in netlist 有使用到那些device元件
以我這個1.8V.cdl為例
 
.SUBCKT A012 A B C D Y
MI0 2 A GND GND N1 L=0.1800U W=1.4900U
MI1 2 A GND GND N1 L=0.1800U W=1.4900U
MI2 2 B GND GND N1 L=0.1800U W=1.4900U
MI3 2 B GND GND N1 L=0.1800U W=1.4900U
MI4 Y D GND GND N1 L=0.1800U W=1.4900U
MI5 Y D GND GND N1 L=0.1800U W=1.4900U
MI6 Y C 2 GND N1 L=0.1800U W=1.4900U
MI7 Y C 2 GND N1 L=0.1800U W=1.4900U
MI8 Y C 5 VDD P1 L=0.1800U W=2.0900U
MI9 Y C 5 VDD P1 L=0.1800U W=2.0900U
MI10 4 A 5 VDD P1 L=0.1800U W=2.0900U
MI11 4 A 5 VDD P1 L=0.1800U W=2.0900U
MI12 5 D VDD VDD P1 L=0.1800U W=2.0900U
MI13 5 D VDD VDD P1 L=0.1800U W=2.0900U
MI14 Y B 4 VDD P1 L=0.1800U W=2.0900U
MI15 Y B 4 VDD P1 L=0.1800U W=2.0900U
.ENDS A012
 
.SUBCKT V01S A Y
MI0 Y A VDD VDD P1 L=0.1800U W=2.0900U
MI1 Y A GND GND N1 L=0.1800U W=1.4900U
.ENDS V01S
 
.SUBCKT ANTENNA A
DANT GND A DI_N 0.49p 2.8u
.ENDS ANTENNA

 
我會使用到NMOS, PMOS 以及DIODE, 之後需要device map 來設定對應的symbol
要導入netlist之前,先把以下內容加到netlist的最上面
這樣才能確保BJT DIODE 可以成功導入
*********************************************************************
* Global Net Declarations *
*********************************************************************
*.GLOBAL VDD GND
*.BIPOLAR
*.RESVAL
*.DIOAREA
*.DIOPERI
*.CAPVAL
 
執行icfb 或 virtuoso,然後創建一個新的library
這裡創建一個ckt 的library
cadence_cdl_in_01
接著選file ==> import ==> CDL
 
CDL IN 填入需要的名稱如下圖
CDL Netlist File 一定要填
Output Library 一定要填
Reference Library List 選擇內建的basic analogLib library來使用
如果有PDK的話就可以只指定PDK library
Device-Map file 選擇我們創建的device map
其中簡單的device map 內容可以如下
devMap := pfet pmos4
devMap := nfet nmos4
devSelect := diode diode

這樣就可以導入netlist了
cadence_cdl_in_02
成功導入netlist,檢查schematic
cadence_cdl_in_03
diode電路
cadence_cdl_in_04
如果device map寫的詳細一點 如下
devMap := pfet pmos4
propMatch := subtype P1
propMap := w w l l
addProp := model pmos_18
 
devMap := nfet nmos4
propMatch := subtype N1
propMap := w w l l
addProp := model nmos_18
 
devMap := diode diode
propMatch := subtype DI_N
addProp := model npwd_18

那麼 schematic就會多出spice model 參數,schematic會更完整cadence_cdl_in_05

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